1553B总线远程终端的一种设计(2)

　　2 硬件设计

　　通过硬件连接，BU-61580的寄存器和数据空间被映射为dsp的外扩存储器，dsp通过访问和修改其外部存储空间，完成对BU-61580的设置及总线数据读写工作，其硬件链接如图1所示。

　　BU-61580主要管脚设计有以下内容：

　　clock in：接16 M时钟。

　　MSTCLR：控制器复位，上电后至少100ns的低电平。

　　D15～D0：直接与dsp数据线D15～D0连接。

　　A15～A0：BU-61580的A11～A0接dsp的A11～A0，A15～A12悬空。

　　SELECT及MEM/REG：dsp的A15～A12译码作为SELECT和MEM/REG，完成地址空间映射dsp的0x8000和0x9000映射为61580的数据空间和寄存器空间的起始地址（此处若仅使用数据空间，则在译码时将dsp的DS作为译码条件之一）。

　　RD/WR：读写有效信号，直接与dsp 的RD/WR连接。

　　STRBD：与SELECT一起初始化控制主处理器与BU-61580的数据传输。此处直接与dsp的STRBD连接。

　　READYD：与主机的握手信号，高电平标识地址线数据线占用。可通过译码后送dsp连接，在译码时可加入SELECT等信号作为译码条件。

　　INT：芯片中断，本文直接连接dsp外部中断1。

　　TRIGGER_SEL：在16bit缓存模式下，无连接。

　　MSB/LSB：在缓存模式下，MSB/LSB用来说明哪一个比特是当前被传输的。M S B/L S B的逻辑功能由POLARITY_SEL输入控制，只用于在8bit缓存模式下。此设计不用，无连接。

　　ADD_LAT：CPU地址占用。此处置高电平。

　　16bit/8bit：传输模式选择。如果是逻辑1，表示16bit，反之则为8bit。该文为逻辑1，置高电平。

　　POLARITY_SEL：POLARITY_SEL读极性选择，该文选择与dsp读写相同，置高电平。

　　ZERO_WAIT：在缓存模式下，用于选择零状态模式和非零状态模式，这里置低电平，不需要确认握手信号的连接。

　　TRANSPARENT/BUFFERED：选择透明模式或者缓存模式，该文选缓存模式，置低电平。

　　SSFLAG/EXT_TRIG：子系统标志或外部触发输入，该文不用，无连接。

　　TAG_CLK：外部时间标签时钟，该文不使用外部时间标签时钟。无连接。

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